sentraBLOG

Bersama Untuk Berbagi

Tugas FPGA : Contoh Pemrograman VHDL Pada D Flip Flop

Salah satu contoh program vhdl dari sebuah D flip-flop edge triggered positif dengan asynchronous Reset adalah sebagai berikut:

library ieee;
use ieee.std_logic_1164.all;
entity DFF_RST is
     port (CLK, RESET, D : in std_logic;
           Q : out std_logic);
end DFF_RST;


architecture BEHAV_DFF of DFF_RST is
begin
DFF_PROCESS: process (CLK, RESET)
     begin
           if (RESET = ‘1’) then
                Q <= ‘0’;
           elsif (CLK’event and CLK = ‘1’) then
                Q <= D;
           end if;
     end process;
end BEHAV_DFF;


Sumber:
http://www.seas.upenn.edu/~ese201/vhdl/vhdl_primer.html#DFlipFlop

1 comments:

ibnumuksin mengatakan...

blogwalking. follow

Posting Komentar

Blog ini sudah dofollow, Tinggalkan komentar anda pada postingan ini dan Dapatkan BackLink Gratis ke Website/Blog anda. NO SPAM Please!!

 
PageRank Checking Icon Submit Your Site To The Web's Top 50 Search Engines for Free!